1. Jurnal [Kembali]
2. Alat dan Bahan [Kembali]
Alat
a. Jumper
Gambar 1. Jumper
b.Panel DL 2203D c.Panel DL 2203C d.Panel DL 2203S
Gambar 2. Modul De Lorenzo
Bahan
a. IC 74LS112 (JK filp flop)
Gambar 3. IC 74LS112
b. Power DC
Gambar 4. Power DC
c. Switch (SW-SPDT)
Gambar 5. Switch
d. Logicprobe atau LED
Gambar 5. Logic Probe
e. D Flip-Flop
Gambar 6. D Flip-Flop
3. Rangkaian [Kembali]
Bahan
a. IC 74LS112 (JK filp flop)
 |
| Gambar 6. D Flip-Flop |
4. Prinsip Kerja[kembali]
Counter adalah sebuah rangkaian sekuensial yang mengeluarkan urutan state state tertentu, yang merupakan aplikasi dari pulsa inputnya. Counter Asyncronous disebut juga Ripple Through Counter atau Counter Serial (Serial Counter), karena output masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dan “0” ke “1”) dan sebaliknya secara berurutan atau langkah demi langkah, hal ini disebabkan karena hanya flipflop yang paling ujung saja yang dikendalikan oleh sinyal clock, sedangkan sinyal clock untuk flip-flop lainnya diambilkan dan masing-masing flip-flop sebelumnya.
Pada percobaan 1 modul 3 ini menggunakan counter asyncronous dimana counter ini sumber clocknya tidak saling sinkron pada semua flip-flop melainkan inputan clk pada rangkaian selanjutnya diperoleh dari output rangkaian sebelumnya. Pada rangkaian dapat dilihat pada rangkaian bahwa terdapat 2 buah saklar SW-SPDT yang mana kaki atasnya terhubung ke VCC sumber dan kaki bawahnya terhubung ke ground. Terdapat 4 buah JK Flip-Flop 4 bit dimana pada rangkaian pertama kaki J dan K terhubung ke VCC sumber dan clk terhubung ke sinyal clk, sementara untuk R-S terhubung ke saklar SW-SPDT. Pada rangkaian kedua hingga keempat J-K beserta R-S terhubung ke saklar SW-SPDT dan untuk clk terhubung ke output Q pada rangkaian sebelumnya. Dan dapat dilihat bahwa output keseluruhan dari rangkaian ini adalah bilangan biner 4 bit dengan counter up.
Counter adalah sebuah rangkaian sekuensial yang mengeluarkan urutan state state tertentu, yang merupakan aplikasi dari pulsa inputnya. Counter Asyncronous disebut juga Ripple Through Counter atau Counter Serial (Serial Counter), karena output masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dan “0” ke “1”) dan sebaliknya secara berurutan atau langkah demi langkah, hal ini disebabkan karena hanya flipflop yang paling ujung saja yang dikendalikan oleh sinyal clock, sedangkan sinyal clock untuk flip-flop lainnya diambilkan dan masing-masing flip-flop sebelumnya.
Pada percobaan 1 modul 3 ini menggunakan counter asyncronous dimana counter ini sumber clocknya tidak saling sinkron pada semua flip-flop melainkan inputan clk pada rangkaian selanjutnya diperoleh dari output rangkaian sebelumnya. Pada rangkaian dapat dilihat pada rangkaian bahwa terdapat 2 buah saklar SW-SPDT yang mana kaki atasnya terhubung ke VCC sumber dan kaki bawahnya terhubung ke ground. Terdapat 4 buah JK Flip-Flop 4 bit dimana pada rangkaian pertama kaki J dan K terhubung ke VCC sumber dan clk terhubung ke sinyal clk, sementara untuk R-S terhubung ke saklar SW-SPDT. Pada rangkaian kedua hingga keempat J-K beserta R-S terhubung ke saklar SW-SPDT dan untuk clk terhubung ke output Q pada rangkaian sebelumnya. Dan dapat dilihat bahwa output keseluruhan dari rangkaian ini adalah bilangan biner 4 bit dengan counter up.
5. Video Percobaan[kembali]
6. Analisis[kembali]
1. Analisa output percobaan berdasarkan ic yang digunakan?
Jawab :
Percobaan 1 pada modul ini merupakan rangkaian asyncronous binary counter dimana ic yang digunakan adalah IC 74LS112 atau disebut juga dengan JK Flip-flop. Rangkaian pertama J-K Flip-flop memiliki clock yang mana inputan dari clock tersebut berasal dari sinyal clock atau sumber clock. Sementara untuk rangkaian JK Flip-Flop ke2 hingga ke4 input clocknya berasal dari output rangkaian sebelumnya. Berdasarkan percobaan yang telah dilakukan dan juga timing diagram maka diperoleh output yang dihasilkan yaitu naik dari bilangan ke0 sampai 15 sehngga dapat disebut dengan counter up.
2. Analisa sinyal output yang dikeluarkan JK Flip-flop kedua dan ketiga?
Jawab:
Pada rangkaian JK Flip-Flop kedua dan ketiga diperoleh dari keluaran output JK Flip-Flop sebelumnya, maka dapat dilihat bahwa output dari JK Flip-Flop yang kedua akan menunggu output dari JK Flip-Flop yang pertama dimana saat sinyal clock fall time lalu terjadi perubahan atau mendapat output berlogika 1. Selanjutnya terjadi hal yang sama untuk JK Flip-Flop yang ketiga akan menunggu output dari JK Flip-Flop yang kedua lalu output JK Flip-Flop yang ketiga akan berubah menjadi 1 saat sinyal clock fall time . Maka terlihat bahwa ouput yang dihasilkan adalah bilangan biner untuk 0-15.
Tidak ada komentar:
Posting Komentar